SPARC (del inglés Scalable Processor ARChitecture) es una arquitectura RISC big-endian. Es decir, una arquitectura con un conjunto reducido de instrucciones.
ESPECIFICACIONES DE LOS MICROPROCESADORES SPARC
TABLA DE ESPECIFICACIONES DEL SUN ULTRA SPARCII
Core Frequency: 300 MHz |
Board Frequency: 100 MHz |
Clock Multiplier: 3.0 |
Data bus (ext.): 64 Bit |
Core Frequency: 300 MHz |
Board Frequency: 100 MHz |
Clock Multiplier: 3.0 |
Data bus (ext.): 64 Bit |
Address bus: 64 Bit |
Transistor: 5, 400,000 |
Circuit Size: 0.35 µ |
Voltage: 2.5 V |
Introduced: 1997 |
Manufactured: week 50/1999 |
Made in: USA |
L1 Cache: 16+16 KB |
L2 Cache: 4 MB ext. |
CPU Code: Blackbird |
Package Type: Ceramic |
Heat Spreader |
LGA-787 |
La empresa Sun Microsystems diseñó esta arquitectura y la licenció a otros fabricantes como Texas Instruments, Cypress Semiconductor, Fujitsu, LSI Logia entre otros.
SPARC es la primera arquitectura RISC abierta y como tal las especificaciones de diseño están publis, así otros fabricantes de microprocesadores pueden desarrollar su propio diseño.
Una de las ideas innovadoras de esta arquitectura es la ventana de registros que permite hacer fácilmente compiladores de alto rendimiento y una significativa reducción de memoria en las instrucciones load/restore en relación con otras arquitecturas RISC. Las ventajas se aprecian sobre todo en programas grandes.
La cpu SPARC esta compuesta de una unidad entera, UI (Integer Unit) que procesa la ejecución básica y una FPU (Floating-Point Unit) que ejecuta las operaciones y cálculos de reales. La IU y la FPU pueden o no estar integradas en el mismo chip.
La arquitectura SPARC se ha definido con mucho cuidado para permitir la implantación de procesamiento en serie muy avanzado. Entre otros aspectos, define retardos en carga y almacenamiento, bifurcaciones, llamadas y retornos. La implantación típica tiene un procesamiento en serie de cuatro etapas (como se muestra en la siguiente figura). Durante el primer ciclo se extrae de la memoria la palabra de la instrucción; en el segundo se decodifica; durante el tercero se ejecuta; por último en el cuarto ciclo se escribe el resultado otra vez en la memoria.
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